硬件安全IP核

1. 安全传感器 IP

基于延迟链的全数字电路结构，全数字传感器由插入芯片的人工部署逻辑门路径组成，如果芯片在异常条件下运行，在延迟链中会发生时钟违例。它与边缘馈送的延迟链一样，会检查时钟是否正常传播到了延迟链的末端，当时钟在传播过程中发生翻转，则说明环境被破坏或遭受到了注入攻击。为了更好地描述这一时钟违例的幅度，延迟链在许多地方嵌入了D触发器也就是DFF(Data Flip-Flop)进行采样，这样可以将时钟违例的幅度进行量化。基于延迟链的全数字传感器电路结构如图2.1所示。该基于延迟链的全数字传感器由缓冲单元以及采样单元构成，并通过系统电压供电。缓冲单元由N0缓冲器组成，采样单元由N1个缓冲器附带DFF组成。这些DFF的输出结果代表传感器的检测结果。该传感器能够实现温度、电压、频率的检测，总体电路规模小于1000门。